逻辑图和输入A、 B的波形如图所示，分析当输出F为“1”时刻应是 ：（）。

逻辑图和输入A、 B的波形如图所示，分析当输出F为“1”时刻应是 ：（）。

A 、

B 、

C 、

D 、

参考答案

【正确答案：B】

该电路为异或门电路，逻辑关系为，其余时刻F均为0。

用双四选一数据选择器74LS153和非门构成一位全加器

用 74LS153 设计一个一位全加器。

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1. 根据全加器的功能要求，写出真值表。

　全加器功能： C_S = X + Y + Z。

　真值表，放在插图中了。

　（用数据选择器设计时，卡诺图、化简、逻辑表达式，都是不需要的。）

2. 选定输入输出接口端。

　A、B，连接两个输入变量 Y、Z；

　D0～D3，用于连接输入变量 X；

　1Y，作为和的输出端 S；

　2Y，作为进位的输出 C。

3. 分析真值表，确定各数据端的输入。

　S：

YZ=00 时，S 等于 X，所以，应把 X 接到 1X0；

YZ=01 时，S 等于 /X，所以，应把 /X 接到 1X1；

YZ=10 时，S 等于 /X，所以，应把 /X 接到 1X2；

YZ=11 时，S 等于 X，所以，应把 X 接到 1X3。

　C：

YZ=00 时，C 等于 0；

YZ=01 时，C 等于 X；

YZ=10 时，C 等于 X；

YZ=11 时，C 等于 1。

4. 画出逻辑图。

　根据前面的分析，除了 74LS153，还需要一个非门。

用 153 设计电路，在分析各个输入端是什么信号时，只需使用真值表。

由于不是用逻辑门设计电路，卡诺图、逻辑表达式，就都是不需要的。

有人，列出了“全加器的逻辑表达式”，明显是多余了。

逻辑电路如图所示，试答：

（1）写出输出F 的逻辑式；

（2）列出逻辑电路图的状态表；

1） F = (Q1*Q0' )' = Q1' + Q0 ；

2） 输出波形就按表中的状态值画上就是了；

3）在输出波形图上数C的个数就是了；

分析如图所示的逻辑电路图，写出输出逻辑函数表达式

Y=A'B'+AB是同或电路，A、B相同输出值为1。

对于由逻辑电路图写逻辑函数表达式，要懂得复合逻辑的运算规则。复合逻辑的运算规则：

1、先算单非，再算与，最后算或

2、有长非的要先算长非底下的

3、有括号的要先算括号里面的，懂得了复合逻辑的运算规则，用户在写逻辑函数表达式的时候就可以避免出现错误，以防写出的表达式和逻辑图不一致。

扩展资料：

注意事项：

组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表，第二种就是用assign 关键字描述的数据流赋值语句。

不要在组合逻辑中引入环路，在组合逻辑中引入环路会导致电路产生振荡、毛刺以及冲突等问题，从而降低设计的稳定性和可靠性，此外，环回逻辑的延时完全依靠组合逻辑门延迟和布线延迟。

一旦这些传播时延有所变化，则环路的整体逻辑将彻底失效。其次环路的时序分析是个死循环过程。目前的EDA 开发工具为了计算环路的时序逻辑都会主动割断时序路径，引入许多不确定的因素。因此要彻底避免环路。

参考资料来源：百度百科-逻辑电路

参考资料来源：百度百科-表达式