触发信号为有效电平（高或低）时，输入信号进入触发器电路，置触发器为相应状态。触发信号变为无效电平后，输入信号被封锁，触发器状态保持。状态随有效信号全过程改变。**触发器种类：**电平触发的SR 触发器、电平触发的D触发器
边沿触发
为了提高触发器的可靠性，增强抗干扰能力，希望触发器的此台仅仅取决于CLK信号的下降沿（或上升沿）到达时刻输入信号的状态，而在此之前和之后输入状态的变化对触发器的状态没有影响。边沿触发指的是接收时钟脉冲CLK 的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CLK=l 及CLK=0 期间以及CLK非约定跳变到来时，触发器不接收数据的触发器。仅与该时刻的状态有关。触发器种类：用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器
脉冲触发
常用主从结构实现，即主、从触发器串联，触发信号反相。以正脉冲触发为例，当触发信号为高时，输入信号进入主触发器，置主触发器状态；触发器变低后，输入信号被封锁，主触发器状态保持，同时，从触发器的状态根据主触发器状态确定。信号只可能改变一次。触发器种类：主从SR触发器、主从JK触发器
