跳频码分多址（frequency hopping CDMA;FH-CDMA）是一种随着每个时刻的伪随机序列不同，传输频率也不相同的码分多址方式。
跳频码分多址（frequency hopping CDMA;FH-CDMA）是一种随着每个时刻的伪随机序列不同，传输频率也不相同的码分多址方式。
跳频是“多频、选码、频移键控”，即用伪码序列构成跳频指令来控制频率合成器，并在多个频率中进行选择的移频键近代。它由所传信息码与伪随机码序列模二加的组合来构成跳频指令，由它来随机选择发送频率。
码分多址是以扩频信号为基础，利用不同码型实现不同用户的信息传输。扩频信号是一种经过伪随机序列调制的宽带信号，其带宽带通常比原始信号带宽高几个量级。常用的扩频信号有两类：跳频信号和直接序列扩频信号，本文主要介绍的是跳频码分多址(CDMA)。
在FH-CDMA系统中，每个用户根据各自的伪随机(PN)序列，动态改变其已调信号的中心频率。各用户的中心频率可在给定的系统带内改变，该系统带宽通常要比各用户已调信号的带宽宽得多，使用的频道是动态变化的。FH-CDMA中各用户使用的频率序列要求相互正交，即在一个PN序列周期对应的时间区间内，各用户使用的频率在任一时刻都不相同。
基带信号对载波调制后发射，载频来自频率合成器，在跳频序列(常见PN序列即伪噪声序列：Pseudo Noise sequence)的控制下随机跳变(最简单的控制方法是以序列值作为频道号)。收端的本振亦来自跳频序列控制的频率合成器，接收频率随机跳变。当收发两端频率按同一跳频序列随机跳变，并且达到同步时，接收端就可解调出有用信息。当收发两端频率按不同跳频序列随机跳变时，两端频率在任何时刻都不相同或相同的概率极小，即频率序列相互正交或准正交，接收端收不到发射端的信息。以上两种情况，前者对应同地址FH-CDMA用户正常通信过程；后者对应不用地址FH-CDMA用户之间互相干扰关系。
处理增益和抗干扰容限是FH-CDMA移动通信系统的两个重要性能指标。
处理增益
处理增益G也称扩频增益(Spreading Gain)它定义为频谱扩展前的信息带宽
与频带扩展后的信号带宽W之比：在FH-CDMA通信系统中，接收机作扩频解调后，只提取伪随机编码相关处理后的带宽为
的信息，而排除掉宽频带W中的外部干扰、噪音和其他用户的通信影响。因此，处理增益G反映了此通信系统信噪比改善的程度。抗干扰容限
抗干扰容限是指FH-CDMA通信系统能在多大干扰环境下正常工作的能力，定义为：
其中：
：抗干扰容限
G：处理增益
：信息数据被正确解调而要求的最小输出信噪比
接收系统的工作损耗
例如，一个FH-CDMA系统的处理增益为35dB。信息数据解调的最小的输出信噪比
<10dB，系统损耗=3dB，则干扰容限=35一(10+3)=22dB。这说明，该系统能在干扰输入功率电平比扩频信号功率电平高22dB的范围内正常工作，也就是该系统能够在接收输入信噪比大于或等于-22dB的环境下正常工作。在FH-CDMA通信系统中，每一个信息信号在发射端都用特定的地址码加以调制，在接收端再用同样的地址码解调出信息信号。这里的调制指的是伪随机序列码调制(简称伪码调制)，伪码调制扩展了信号的频谱，因此FH-CDMA通信从本质上说，是一种扩频通信。
伪码调制是通过信息信号和伪码波形相乘实现的，我们知道，在数字信号中波形相乘等效于码序列相加(模2加)。因此在数字通信中，伪码调制就相当于信息码序列和伪码序列的模2加。伪码调制中的信息码序列和伪码序列应具有一定的相互制约关系，具体来说有以下两点：
伪码序列的种类很多，其中m序列简单、可靠。本文所述的伪码发生器和跳频图案发生器都用m序列。
反馈移位寄存器原理
在论述m序列的产生之前，有必要介绍一下线性移位寄存器，线性反馈移位寄存器的一般结构如图2所示。它由n级存储器、若干模2加法器(组成线性反馈逻辑网络)及时钟脉冲发生器组成。下面以四级(r=4)移位寄存器为例说明移位寄存器的工作过程。假定四级移位寄存器的初始状态为(C0，C1，C2，C3)，第一级为C3，第二级为C2，第三级为C1，第四级为C0。当一个时钟到来时，每级的存数就向右移至下一级，通常末级作为输出。这时移位寄存器的输出就是C0。与此同时，第三级和第四级的存数C1，C0就送入模二加法器，模二加法器的输出即为C4=C1+C0，该输出反馈到第一级，成为第一级的新存数，这时新状态为(C1，C2，C3，C4)。当第二个时钟到来时，移位寄存器的新状态又变为(C2，C3，C4，C5)，此时，C5=C1+C2移位寄存器输出为C1。随着脉冲时钟的不断到来，移位寄存器的输出将是CO，C1，C2，C3……称为一个移位寄存器序列，它们满足递归关系：
由上面分析知道，r个存储器和若干个模二加法器形成反馈逻辑的移位寄存器称为r级移位寄存器。它的输出序列为C0，C1，C2，C3……。如果一个r级移位寄存器的反馈逻辑是线性的，就称该移位寄存器为线性移位寄存器，它的输出序列就是一个r级线性移位寄存器序列。
最大长度线性移位寄存器序列
一个r级移位寄存器共有
个不同的状态，不管初始状态如何，最多经过次移位后，前+1个状态中必有两个状态是相同的。在这个状态中，有一个全0状态，它输出一个周期为1的0序列。全0状态表示移位寄存器不工作。显然这种状态是我们所不希望的。在讨论线性移位寄存器时，一般不考虑这种0序列，但在实际中要特别注意避免这种0序列的出现。对于四移位寄存器共有16个状态，除去全0状态，共有15个状态。移位寄存器的状态序列和移位寄存器的输出序列周期是一致的15个状态序列的周期是15，所以四级线性移位寄存器的输出序列周期是15。这是四级线性移位寄存器的最大可能周期，由此可得：r级移位寄存器，除去O状态输出序列外，所输出的序列最大可能周期为27～1。我们把这种具有最大长度周期的线性移位寄存器序列称为最大长度线性移位寄存器序列，又称为m序列。前面介绍的四级线性移位寄存器序列就是一个m序列。
m序列是同样级数的线性移位寄存器所产生的最大长度序列，因此它的效率是最高的，这是m序列的一个优点。m序列的最主要优点是，它具有某种随机性，尤其是它的自相关函数具有优良的性质，所以在实际中得到了广泛的应用。
我们在前面已经详细介绍了m序列产生的过程，其中，我们很容易知道，伪码发生器(包括下文将要介绍的跳频图案发生器)的主要电路是由移位寄存器和若干模2加法器构成的。此处不对移位寄存器再做介绍，仅在附录1中给出我们所选用的移位寄存器(74LS195)芯片结构、时序关系图等。
分频原理
由于产生m序列的时钟频率(假定为
)应是产生信息码序列的时钟频率(假定为)的P倍，其中P为m序列的周期。前面说过，我们只能提供1个时钟()用于产生m序列，产生信息码序列的时钟()只能通过P分频得到，而不能另设一个时钟，那样的话相位就无法一致了。我们知道，通常的分频是分频，而P=-1，显然无法直接对时钟进行P分频。看来只能另辟路径了。在m序列中有这样一个事实，即在m序列的一个周期中有且仅存一个全1状态(连着r个1)，所以每两个周期的全1状态的间隔恰好是P位，这说明全1状态出现的频率于是
这样时钟分频
就转化为全1状态检测问题了。
分频电路
依据上述思想，可以设计出分频电路原理如图3所示。图3中让m序列产生电路的r个并行输出值通过与门。若与门输出为高电平(1)，则表明出现了全1状态，与门的输出脉冲的频率就是
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