逻辑综合是将电路的行为级描述，特别是RTL级描述转化成为门级表达的过程。例如VHDL、Verilog综合就属于逻辑综合。
对于逻辑综合，按照流程的不同通常可分为ASIC综合和PLD综合两种。ASIC综合是以ASIC流程为依托。设计者可给出综合约束条件和综合使用元件库工艺，通过逻辑综合器编译和优化后生成门级网表文件。PLD综合是以PLD流程为依托。由于PLD流程通常预定了目标PLD器件，设计者只需给出（综合约束条件和）目标PLD器件。通常，PLD综合是于其后的布局布线结合在一起的。之所以能这样做是因为目标器件的物理特性对PLD综合器而言是已知的。
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