门阵列法是根据用户要求，用门阵列母片实现特定功能集成电路的一种半定制设计方法。
利用这种“半成品”集成电路根据用户要求制做某种功能的新电路时，生产厂家在计算机辅助设计系统上，首先对照母片的电路结构，对其上的单元电路进行分配，尽可能使每一个都能与待制造电路的单元对应起来。利用单元电路的电性能参数，对全部电路进行逻辑模拟，完成电路性能验证。以适当原则(如连线最短或延时最小等)将互连线分配到各通道区，完成单元间的互连。依此布线设计所做的布线掩膜对母片上的单元进行连线和刻孔等工艺，就可获得所需功能的电路。
一个门阵列母片上可预布几千个、上万个基本门电路，仅通过连线设计可实现许多逻辑功能，故这种设计模式的自动化程度高，设计周期短，设计成本低。从制造方面看，集成电路制造的大部分工艺步骤已在母片上进行，故整个电路的制造时间大为缩短，保证了成品质量，适于大批量工业化生产。
门阵列不适于功能过于复杂的电路。有限品种的母片，且其上只有单一的基本单元，若用它去满足规模和复杂性各不相同的电路要求，势必有一些单元不能被用上，使芯片面积利用率下降，一般只能达到50%～60%。这种设计模式不能保证全部互连线都能自动地完成，往往需要人工进行未能连通部分的剩线处理，这种人工处理的速度很慢，是它的另一缺点。
常规门阵列结构的缺点，如布线通道尺寸固定，浪费布线面积，在组成宏单元时，有一些晶体管无法利用：单元之间隔离区占用面积较多等。常规门阵列应用上不灵活、门利用率低。门海技术是将晶体管的基本单元铺满整个芯片；无事先确定的布线通道区；宏单元之间采用栅隔离技术；宏单元间的连线在无用的器件区上进行等。采用这些措施可以使芯片的利用率由50%～60%增加到80%以上。门海技术是第二代门阵列的典型代表。
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