半导体外延是一个电子工艺名词，作用对象为半导体。
半导体外延是一个电子工艺名词，作用对象为半导体。
硅及锗硅外延工艺在现代集成电路制造中应用十分广泛,概括起来主要包括:
1.硅衬体外延:硅片制造中为了提高硅片的品质通常在硅片上外延一层纯净度更高的本征硅，或者在高掺杂硅衬底上生长外延层以防止器件的闩锁（latch up)效应。
2.异质结双极晶体管（Hetero-junction Bipolar Transistor,简称HBT）基区（base）异质结SiGe外延：其原理是在基区掺入Ge组分，通过减小能带宽度，从而使基区少子从发射区到基区跨越的势垒高度降低，从而提高发射效率，因而，很大程度上提高了电流放大系数。在满足一定的放大系数的前提下，基区可以重掺杂，并且可以做得较薄，这样就减少了载流子的基区渡越时间，从而提高期间的截止频率（Cut-off Frequency）,这正是异质结在超高速，超高频器件中的优势所在。
3.CMOS源（source）漏（drain）区选择性Si/SiGe外延：进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减少，源漏极的结深越来越浅，需要采用选择性外延技（SEG）以增厚源漏极（elevated source/drain）来作为后续硅化（silicide）反应的牺牲层（ sacrificial layer）,从而降低串联电阻，有报道称这项技术导致了饱和电流（Idsat）有15%的增加。而对于正在研发中的65/45nm技术工艺，有人采用对PMOS源漏极刻蚀后外延SiGe层来引入对沟道的应力（compressive stress）,以提高空穴（hole）的迁移率（mobility）,据报道称实现了饱和电流（Idsat）35%的增加。
4.应变硅（strain silicon）外延：在松弛(relaxed)的SiGe层上面外延Si,由于Si跟SiGe晶格常数失配而导致Si单晶层受到下面SiGe层的拉伸应力（tensile stress）而使得电子的迁移率（mobility）得到增大，而Idsat的增大意味着器件响应速度的提高，这项技术正成为各国研究热点。
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